|
چکیده
|
طرح‌های آزمون آفلاین و آنلاین (BIST)، پلتفرم‌هایی با هزینه کم برای آزمون تراشه‌های بسیار پیچیده و مدرن هستند. در طرح BIST آفلاین، مولد بردار آزمون (TPG) درون تراشه جاسازی شده و در زمان آزمون فعال می‌شود و بردارهای آزمون را به مدار اعمال می‌کند. طرح BIST آنلاین، TPG را حذف کرده و از بردارهای ورودی سیستم برای انجام فرایند آزمون استفاده می‌کند. در این پایان نامه، یک طراحی BIST ارائه شده است که هم آزمون آنلاین و هم آزمون آفلاین مدارات ASIC را پشتیبانی می‌کند. در بخش آنلاین این طراحی، یک ماژول انتخاب‌گر بردارهای ورودی که جزو مجموعه آزمون پیش‌محاسبه شده هستند را به بخش کاهش منتقل می‌کند. در رویکرد HW-aware, مجموعه آزمون شامل بردارهای آزمونی است که در تقسیم بر مشخصه چندجمله‌ای LFSR انتخاب‌گر، باقیمانده صفر تولید می‌کنند. بخش کاهش, عرض بردار آزمون و خروجی‌های مربوطه را فشرده می‌کند. قسمت کاهش، بردارهای آزمون را فشرده می‌کند تا باقیمانده‌های تولید شده برای همه بردارهای آزمون متفاوت باشد و مشکل Masking را حل کند. اندازه کوچک مجموعه آزمون و فشرده‌سازی بردارهای آزمون منجر به کاهش قابل توجه هزینه سخت‌افزار می‌شود. در طرح آزمون آنلاین CTL-aware، اندازه مجموعه آزمون با استفاده از قسمت انتخاب‌کننده گسترش می‌یابد و بردارهای آزمونی را انتخاب می‌کند که باقیمانده‌های یکسانی را در تقسیم بر دو چندجمله‌ای مختلف تولید می‌کنند. سربار سخت‌افزاری روش HW-aware برای آزمون تراشه‌های با اندازه بزرگ و بسیار بزرگ برای 95 درصد پوشش خطا حدود 6% و 20% است. نسبت به روشهای قبلی, CTL به طور میانگین ۱۰۰ برابر توسط رویکرد CTL-aware پیشنهادی کاهش می‌یابد. روشهای قبلی در شرایطی که نیاز به تنظیم پارامترها وجود دارد، ناکارامد هستند، مثلاً زمانی که سخت‌افزار مهم‌تر از CTL باشد و برعکس. بنابراین، یک طراحی اصلاحی از HW-aware که شامل شبکه ای از LFSR و یک ماژول ترکیبی کوچک برای دیکد کردن است, پیشنهاد شده است تا این چالش را برطرف کند. در این طراحی، می‌توان CTL و سربار سخت‌افزار را به‌طور قابل قبولی تنظیم کرد. در صورتی که CTL و سربار سخت‌افزار به یک اندازه مهم باشند، روش پیشنهادی به طور قابل ملاحظه‌ای CTL را نسبت به HW-aware کاهش می‌دهد، در حالی که سربار سخت‌افزاری تنها حدود 4٪ بیشتر از این روش برای مدارهای مقیاس بزرگ و مقیاس بسیار بزرگ خواهد بود.
|