تراشه های سه بعدی در سال های اخیر به منزلۀ یک راه حل برای مجتمع سازی مدارهای الکترونیکی دیجیتال با اندازه بسیار بزرگ مطرح شده اند. در این تراشه ها چند لایه سیلیکونی روی هم قرار می گیرند که با یک واسط عایق از هم تفکیک شده اند. ارتباط بین لایه ها با اتصالات ویژه ای به نام TSV انجام می شود. اندازه TSVها بسیار بزرگ تر از اندازه گیت های منطقی است و همچنین، ساختن این نوع اتصالات بسیار پرهزینه است؛ بنابراین، ساختن تراشه های سه بعدی با شمار TSV کمتر، یکی از اهداف مهم در طراحی این تراشه هاست. پیاده سازی مدارهای منطقی دیجیتال روی تراشه های سه بعدی در سه مرحله کلی انجام می شود؛ بخش بندی، جانشانی و مسیردهی. در این مقاله مرحله بخش بندی و جانشانی با استفاده از الگوریتم فراابتکاری تبرید شبیه سازی شده یا SA انجام می شود که هدف اصلی این دو مرحله، کاهش تعداد TSVها و طول سیم به کاررفته در جانشانی بلوک های منطقی است. در این مقاله، یک نسخه بهبودیافته از الگوریتم مسیریاب توسعه داده شده است که به صورت کارا سیم بندی لازم برای اتصال ماجول ها را ایجاد می کند. نتایج شبیه سازی مدارهای معیار MCNC نشان می دهند روند طراحی ارائه شده نسبت به روش های پیشین، بسیار کاراتر است. در روش بخش بندی ارائه شده نسبت به روش FSA، TSVها به اندازه 15/6 درصد و زمان اجرا به میزان 79/27 درصد کاهش یافته اند. همچنین، در مقایسه با الگوریتم بخش بندی hMetis، به اندازه 78/9 درصد کاهش در تعداد TSV ایجاد شده است. این میزان بهبود در حالی است که الگوریتم پیشنهادی به میزان 73/31 درصد سریع تر عمل می کند.
