هادی جهانی راد

بسیاری از برنامه های پردازش سیگنال نیاز دارند که فرکانس قطع فیلتر دیجیتال به صورت پویا تغیر کند. چنین فیلترهای دیجیتالی قابل تنظیم مجدد در سیستم های تطبیقی، رادار، سونار یا رادار دریایی و سیستم های کنترل، پردازش سیگنال های پزشکی، تجزیه و تحلیل ارتعاش، پردازش سیگنال صوتی و ارتباطات بیسیم مفید هستند؛ فیلترهای قابل تنظیم مجدد بر اساس تکنیک تقریب پارامتر طیفی )SPA )و ترکیب آن با تکنیک درونیابی (ISPA (کنترل مداوم بر فرکانس قطع )fc )را فراهم میکنند. فیلتر ISPA به محدوده fc بسیاروسیع )برابر با کل باند Nyquist )و پهنای باند انتقال باریک به همراه ریپل باند عبور کوچک و تضعیف باند توقف بالا دست می یابد. تاکنون پیاده سازی سخت افزاری متنوعی برای فیلترهای SPA بر روی تراشه FPGA پیشنهاد شده است. این پایاننامه، طراحی یک فیلتر قابل تنظیم مجدد SPA مبتنی بر محاسبات تصادفی )SC )را روی تراشه FPGA پیشنهاد می کند. در محاسبات تصادفی عملیات جمع به وسیله یک مالتی پلکسر انجام می شود؛ اما در خروجی مالتی پلکسر نتیجه جمع بر دو تقسیم می شود درواقع یک کاهش مقیاس در خروجی مالتی پلکسر وجود دارد. تحقیقات زیادی برای از بین بردن این کاهش مقیاس در خروجی جمع کننده انجام گرفته است که هرکدام یک سخت افزار اضافی به فیلتر تحمیل کرده اند؛ اما در این تحقیق این کاهش مقیاس به وسیله بزرگنمایی اندازه ضرایب فیلتر FIR در حوزه باینری صورت می گیرد که نیازمند هیچ مدار سختافزاری اضافی نیست.کد نویسی این فیلتر به وسیله زبان برنامه نویسی HLS انجام گرفته است که نسبت به زبان برنامه نویسی HDL ،برای توصیف سیستم ها و الگوریتم ها ساده تر و شهودی تر است. پیاده سازی این فیلتر روی تراشه 1l-xq7vx330trf1761 از خانواده 7 virtex صورت گرفته است. نتایج شبیه سازی نشان می دهد که فیلتر SPA تصادفی پیشنهادی به کاهش قابل توجهی در پیچیدگی سخت افزار، استفاده از منابع FPGA و توان مصرفی در مقایسه با طراحی با استفاده ضرب و جمع باینری دست می یابد؛ در عین حال باعث افزایش تاخیر پردازش می شود که می توان با موازی سازی آن را جبران کرد.