مبحث نقص تاخیر در طی چندین دهه مورد توجه محققان و پژوهشگران قرار گرفته است. در طی سال ها و با پژوهش های بسیار، الگوریتم ها و روش های مختلفی جهت آزمون تاخیر مدارهای دیجیتال ارائه شده است. یکی از مشکلاتی که پژوهشگران در آزمون تاخیر با آن مواجه اند، آزمودن مسیرهای بحرانی است. مسیرهای بحرانی، بیشترین تاخیر در مدارهای دیجیتال را دارند و به نوعی، مقدار فرکانس یا دوره تناوب هر مدار بر اساس تاخیر این مسیرها به دست می آید. تمرکز بر مسیرهای بحرانی به جای کل مسیرهای هر مدار، موجب صرفه جویی در هزینه و وقت می‌شود. زیرا اگر نقص تاخیری در مسیرهای بحرانی وجود داشته باشد، احتمال مشاهده خروجی های نادرست در زمان تعیین شده بیشتر است. مشکل اساسی این است که بخش زیادی از مسیرهای بحرانی به دلیل پیچیدگی و بزرگی مدارها، همپوشانی منطقی و عدم برگشت پذیری، قابل آزمون نیستند که باعث ایجاد گلوگاه بر روی مسیر، به هنگام حساس سازی می شوند. ما در این پژوهش، روشی را پیشنهاد می دهیم که با استفاده از آن، مسیرهای بحرانی هر مدار را شناسایی کرده و با آزمودن هر کدام از این مسیرها، تعداد گلوگاه های آن ها را پیدا می کنیم. سپس با استفاده از یک روش DFT به نام دورزنی (استفاده ار مالتی پلکسر و بافر)، گلوگاه های شناسایی شده را دور می زنیم تا مقدار تغییر (0 به 1 یا 1 به 0) به خروجی تراشه انتقال یابد. با این روش تمامی مسیرهای غیرقابل آزمون را می توانیم بیازماییم. شبیه سازی‌ها بر روی مدارهای معیار ترکیبی ISCAS-85 انجام شده است. روش پیشنهادی در محیط نرم افزار Visual studio با زبان C# نوشته شده است. بر خلاف روش های DFT پیشین که نمی توانند پوشش کامل نقصهای تاخیر مسیر را داشته باشند، رویه پیشنهادی ما تضمین می‌کند که صد در صد نقص های تاخیر را پوشش دهد. نتایج نشان می دهد که میزان سربار سخت افزاری برای بعضی از مدارها به 25 درصد هم رسیده است و این مقدار زیادی است، اما در مقابل می تواند تمامی مسیرهای غیرقابل آزمون را بیازماید.
