با کوچک شدن اندازه ی ترانزیستورهای ماسفت به محدوده ی زیر 20 نانومتر ادامه ی پیشبینی مور در مورد دو برابر شدن تعداد ترانزیستورها در یک تراشه با چالش جدی مواجه شده است. ترانزیستور نوظهور CNTFET به عنوان یک از گزینه های مناسب جهت ساخت تراشه ها در آینده مطرح می باشد. با وجود مزایای متعدد این نوع ترانزیستورها (سرعت کلیدزنی بالا، توان تلفاتی کمتر، اندازه ی کوچکتر)، پایین بودن قابلیت اطمینان به عنوان یکی از موانع مجتمع سازی این نوع ترانزیستورها در تراشه های VLSI می شود. در این پژوهش روش تحلیلی برای محاسبه قابلیت اطمینان مدارهای دیجیتال ترکیبی بر اساس ترانزیستور های CNTFET توسعه داده شده است. در ترانزیستورهای CNTFET کانال ترانزیستور با استفاده از نانو لوله های کربنی (ورقه های گرافنی بارپیچ شده) ساخته می شود. با توجه به کایرالیتی ، سه نوع نانو لوله کربنی در گیت ترانزیستور ممکن است ایجاد شود: نیمه هادی خالص، نیمه هادی ناقص و فلزی. انتقال حامل ها توسط دو نوع اول قابل کنترل با ولتاژ گیت و در نوع سوم غیر قابل کنترل می باشد. اگر ترانزیستوری دارای حداقل یک نانو لوله ی کربنی فلزی باشد دچار نقص اتصال کوتاه در صورتی که هیچ نانو لوله ی کربنی در ناحیه گیت ترانزیستور وجود نداشته نقص اتصال باز روی می دهد. در روش ارائه شده اول از همه احتمال خطای اتصال باز و اتصال کوتاه برای گیت های مدار محاسبه و سپس با استفاده از ماتریس انتقال احتمالات در سطح ترانزیستور، قابلیت اطمینان هر گیت به ترتیب قرارگیری در مدار محاسبه می شود. شبیه سازی انجام شده بر روی مدارهای معیار ISCAS 85 نشان می دهد که روش محاسبه ی قابلیت اطمینان پیشنهادی کمتر از 3 درصد خطا دارد. عملکرد خروجی این روش از روش های قبلی از نظر دقت بهتر و از نظر پیچیدگی محاسبات مشابه است که منجر به مقیاس پذیری آن می شود.
