هادی جهانی راد

تراشه های با قابلیت بازپیکره بندی سه بعدی (3D FPGA) به عنوان یکی از تکنولوژی های نوین، افق های تازه ای را در برابر طراحان مدارهای دیجیتال، جهت پیاده سازی سیستم های بسیار پیچیده گشوده است. در 3D FPGA، چند لایه از تراشه های دوبعدی برروی یکدیگر قرار می گیرند و ارتباط عمودی بین لایه ها از طریق اتصالات ویژه ای موسوم به TSV انجام می گیرد. در این پایان نامه، رویکردی کارا برای پیاده سازی مدارهای منطقی دیجیتال برروی تراشه های 3D FPGA ارائه می شود. در این رویکرد، مدار دیجیتال سنتز شده در سطح دروازه های منطقی، ابتدا به یک گراف جهت دار تبدیل می شود. سپس با استفاده از الگوریتم فرا ابتکاری SA، گراف به تعدادی پارتیشن (لایه) تقسیم بندی می شود. الگوریتم پارتیشن بندی توسعه داده شده برای تراشه سه بعدی، بر اساس ایجاد کمترین اتصال بین لایه های مختلف استوار است. مرحله بعد از آن شامل جانشانی پارتیشن های مختلف برروی لایه های مربوطه است که برمبنای الگوریتم SA و در بستر یک معماری پیشنهادی سه بعدی می باشد. در نهایت اتصالات مورد نیاز بین ماجول های جانشانی شده بر روی لایه ها در 3D FPGA با استفاده از گسترش الگوریتم مسیریابی Pathfinder برای تراشه های FPGA سه بعدی تکمیل می شود. کارایی رهیافت پیشنهادی برای مدارهای معیار MCNC، از لحاظ تاخیر، تعداد TSVها و طول سیم مصرفی با TPR (یکی از ابزارهای طراحی سه بعدی) مقایسه شده است. نتایج نشان می دهد که طول سیم مصرفی در الگوریتم پیشنهادی به اندازه %5.16 و تاخیر مسیر بحرانی به اندازه %31.14 بهبود یافته اند و این درحالی است که تعداد TSVها به انداره %5.34 کاهش یافته اند. همچنین تعداد TSVها با توجه به روش Parti-SA به اندازه %9.89 کمتر شده است. نتایج بدست آمده از مقایسه تراشه های دوبعدی و سه بعدی دولایه از نقطه نظر تاخیر مسیر بحرانی، مساحت بر لایه و عرض کانال افقی، به ترتیب نشان از بهبودی ساختار سه بعدی به اندازه %28.61، %45.44 و %30.47 دارد. نتایج حاصل از مقایسه تراشه های سه بعدی با دو لایه و چهار لایه نشان از بهبود سرعت مدار به اندازه %15.95 و کاهش عرض کانال افقی به اندازه %15.92 در تراشه با چهار لایه دارد. درحالیکه میانگین شمار کل ترانزیستورها در تمامی لایه ها در تراشه سه بعدی با چهار لایه نسبت به دولایه، تنها به اندازه %1.96 افزایش داشته است.